|
引言：現有的嵌入式軟件設計技術已經不能滿足復雜的多處理器架構的通信(IPC)軟件開發需求。本文介紹了一種基于功能事務級建模方法的虛擬原型設計技術，使用這種技術，所有的軟件開發任務都能在硅片出現之前完成，提高了開發效率和縮短產品的面市時間。
圖1：虛擬原型技術框圖。
在當前的嵌入式系統中，為滿足不斷增長的計算需求、吞吐量以及集成的系統功能，多處理器架構正在開始廣泛采用。例如，高端智能電話已經包含了很多的微處理器(MPU)和數字信號處理器(DSP)來提供先進的2.75G和3G調制解調器和應用處理功能，以及WiFi、GPS和藍牙功能。
當前的嵌入式軟件設計實際并沒有為這些不同架構開發處理器間的通信(IPC)軟件的復雜性做好準備。然而，虛擬原型設計技術正在出現，這種技術允許創建嵌入式系統的高性能功能性軟件模型，這種軟件模型非常完整，能完全反映出硬件功能。
基于功能事務級建模方法(F-TLM)，通過將高速處理器指令集仿真器與高級的全功能硬件構建模塊的C/C++模型結合起來，可以產生一種虛擬的平臺。產生的這種虛擬平臺是一種高級的硬件模型，這種模型足夠完善，軟件開發者可以用來替代實際設備。
采用這種平臺(見圖1)，軟件團隊能在得到硅片之前的很長時間就可以開始開發、整合以及測試軟件代碼。這種技術促成了各層次軟件的并行開發，包括ROM代碼、固件代碼、設備驅動程序、操作系統的移植、中間件和應用程序的開發。
F-TLM平衡了多處理器軟件的要求
基于F-TLM的虛擬平臺模型提供了指令集仿真器、硬件/外設模型和系統I/O之間的恰當平衡，這樣就可以允許早期和并行的軟件開發。F-TLM專注于與軟件開發者相關的硬件方面，一般回避那些在軟件編程模型中接觸不到的硬件細節。正確的F-TLM環境結合了三種主要的元素：
1 精確指令ISS：在一個典型的多處理器設計中，為不同設備而生成的基于F-TLM的CPU模型能對CPU狀態進行建模以及執行目標程序二進制代碼。生成的CPU模型包括MMU(內存管理單元)模型，它能與功能性緩存模型互補，提供運行時的緩存命中/錯過的數目的統計信息。利用精確指令，它們能逐指令執行目標程序二進制代碼，因此與二進制代碼兼容。然而，這種CPU模型沒有包含CPU管線的模型，沒有保持周期的細節。
2 高級事務級總線模型：在多處理器設計中，復雜的總線傳輸信息流被簡化成簡單的讀和寫事務。這種抽象由許多方面組成，包括不同的總線階段、芯片選擇、重試、仲裁之后的總線轉向等等。在簡單的總線模型上以讀和寫函數調用來執行事務。這些總線模型對地址解碼和不同總線單元(例如總線橋、仲裁器等)的控制寄存器進行建模。
3 功能外設模型：針對多處理器設計中的每個硬件外設，對寄存器接口、編程模型、功能和與其它外設或者其系統I/O的通信建模。建模關注于軟件和外設功能之間的相互作用和影響。例如，對一個相機接口控制器的某個控制/命令寄存器的編程可能啟動來自第二個電話相機的數據流。
這種類型的交互和功能可以包含在功能模型中。硬件方面，例如內部管線、內部硬件加速器的仲裁、訪問系統總線的流控制等等，從運行的軟件來看，它們一般沒有相關性，因此沒有包含在平臺模型中。
表1顯示了對于一個完整的板級仿真器來說，F-TLM可以獲得的執行時間(絕對的時鐘時間以及主PC每GHz的規格化MIPS(每秒百萬條指令)。板級仿真器由基于多處理器的復雜系統級芯片(SoC)和幾個板級分立器件組成。注意，在OS引導階段，每GHz的有效MIPS數(OS對不同的外設編程，并等待外設在初始化之后返回結果)越低，則有效的MIPS額定值越低。
準確周期模型與F-TLM模型
相對于F-TLM模型，準確周期模型盡管提供了非常好的細節和時序規格，但非常難以評估，需要花費很多的時間來進行開發，并且執行速度也更慢，一般在每秒500k周期的數量級。盡管對于低級的軟件開發任務(例如軟件運行代碼很少的ROM代碼和固件開發)來說這種性能等級是可以接受的，但是對于高效率的高級操作系統移植、中間件整合以及應用程序開發來說還是太慢了。
基于F-TLM的虛擬原型方法在很多嵌入式消費類設備中采用的復雜多處理器環境中具有幾個優勢。
作為這種系統核心的高度集成的SoC包含數十個外設和多個片上和片外總線，由于引腳或者JTAG限制，其中一些在物理目標上可能是不可見的，使得對這些器件的編程和調試更加復雜。
提供對對象更高的可見性和控制對于提高這些新SoC的軟件開發效率來說是很必要的。為了獲得高的整體執行速度，以及觀察發現95%的仿真速度用在CPU ISS以及存儲器模塊上，推動了仿真器開發向著CPU ISS和存儲器模塊這些關鍵器件使用本地的、編譯的C++代碼方向發展。
在這樣的F-TLM環境中，為捕獲外設和它們的功能，需要一種圖形化的有限狀態機(FSM)語言，例如“Magic-C”。“Magic-C”把一些規范與描述語言(SDL)的圖形化描述能力與ANSI-C的執行能力結合起來。
圖2：通信FSM執行范例截屏圖。
并行的通信FSM執行范例(見圖2)可以很容易地描述并行硬件實體，同時其圖形化的特性能實現一種圖形化的硬件調試器，這種調試器可連接到正在運行的仿真，還能支持如硬件斷點和硬件單步調試的全新功能。
采用這種圖形化的語言，開發者可以同時通過Magic-C硬件調試器調試硬件，通過一個與運行中的仿真相連接的軟件調試器調試軟件。仿真框架也應該盡可能多地利用標準的模型接口和API，促進器件模型的復用。通常，這意味著一組標準的事務級接口和一種標準的抽象層，所有的外設模型用這些與總線相連。
采用F-TLM構建一個多處理器SoC
圖3：OMAP虛擬平臺的截屏圖。
通過了解怎樣運用F-TLM方法在基于TI OMAP平臺上進行應用開發，該方法在對多處理器架構進行建模中的功能顯而易見。OMAP是一種具有魯棒性的軟件基礎架構，具有對于快速開發互聯網設備、2.5G和3G無線手機和PDA以及其它多媒體增強設備的全面支持網絡。
為實現這些特點，這些SoC利用一種先進的不同的RISC/DSP架構，結合了專用的2D/3D圖形加速器和圖像視頻加速器(IVA)，其中有些加速器包含一個額外的RISC核，產生不同的并行片上CPU網絡。
仿真器使用模型-為加速OMAP架構的內部和外部軟件開發，TI與Virtio合作開發了幾個OMAP虛擬平臺，這些平臺早于硅片出現幾個月。圖3中顯示了OMAP虛擬平臺的截屏圖。
通過協調內部軟件開發階段與OMAP平臺提交時間，軟件開發可以在平臺開發開始后四個星期就開始。所有這些在架構規范和硬件設計還在確定的過程中就可以開始，從而實現真正的并行開發。
基于F-TLM的虛擬平臺首先實現了能使用低級ARM(調試)工具提前開發開放的操作系統引導加載程序，其次是OS HAL的開發、內核移植，最后能使得設備驅動程序擴展集進一步開發，這些都是通過使用目前的目標開發工具，而不需要改變開發流程。
表1：幾種嵌入式操作系統時鐘時間的比較。
與此同時，DSP團隊進行DSP/BIOS實時操作系統的移植與開發。在后期階段，開發團隊開發處理器間通信(IPC)層以及RISC內核與DSP之間的器件，并將這些添加到高級操作系統和DSP/BIOS端。
一旦板級支持包(BSP)開發完成并經確認，TI就將由OMAP虛擬平臺和BSP組成的桌面開發環境提交給初始客戶，使客戶能開始整合設備中間件和關鍵應用，加速他們的設備開發。
處理器間通信的好處：對不同處理器組成的網絡IPC軟件開發一般是對這些SoC的全部軟件開發中最具有挑戰性的一個任務，虛擬平臺的幾個關鍵特性對加速這種開發提供了非常大的幫助，并提高了開發的效率。
虛擬平臺提供了增強的系統可見性，這使開發者能更簡單地隔離和調試IPC問題。Magic-C硬件斷點和調試功能提供了在任何時間點對片上IPC硬件狀態(例如片上信箱區和信號量)、整體的系統狀態和CPU狀態的可見性。
與物理開發對象相比不同的是，當CPU在與JTAG調試器連接的運行過程中停止工作時，整個系統包括硬件外設時鐘(不僅僅特定的CPU實例)都會停止工作。這導致IPC硬件(以及所有的其它外設)停止工作，這些IPC硬件與CPU同步。這樣一來，在任何時間點，系統狀態不受影響，例如不會被中斷觸發破壞。像每當CPU停止工作時系統狀態的維持不受影響這樣的功能，有利于提高開發效率。
確定性仿真執行和多內核調度算法確保了可預測性，這可以使設計缺陷輕易再現，并可反復運行仿真。
此外，通過提供對對象的低級多內核JTAG式控制，仿真支持緊湊的多內核調試。例如，每當DSP或者RISC中發生一個值得關注的事件時，任何一個調試器都能停止整個平臺的執行，工程師就可以查看DSP和RISC中的事件點。
由于采用先進的仿真技術，所有的軟件開發任務，包括DSP/BIOS操作系統移植和IPC軟件開發，都能在硅片出現之前完成。最初的內部軟件開發效率調查顯示，相比于使用物理對象的開發，測得的效率提升達2倍到5倍。
(作者：Filip Thoen 首席技術官 Virtio公司)
| 
閱 讀 排 行
